¿Cómo es Posible Utilizar una Frecuencia de Reloj Derivada Mayor que la del Reloj Base en LabVIEW FPGA?

Software Primario:
Versión de Software Primario: 8.6.1
Versión de Software Primario Corregido:
Software Secundario: N/A
Hardware: CompactRIO>>Chassis (Backplanes)

Problema:

Se que la frecuencia del Reloj Base en cRIO FPGA es de 40 MHz. ¿Qué está sucediendo cuando creo una señal de reloj derivada con una frecuencia mayor o que es un múltiplo no entero del Reloj Base?

Solución:

El Reloj Base viene de un oscilador en hardware a 40 MHz. Los relojes derivados están basados en el Reloj Base y pasan a través de un Administrador de Reloj Digital (DCM por sus siglas en inglés). Un ejemplo de un DCM se puede encontrar en Xilinx(R) Application Note: Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs. El DCM en LabVIEW FPGA permite realizar lo siguiente:

· Multiplicar el Reloj Base a una frecuencia más alta.

· Dividir el Reloj Base a una frecuencia más baja.

· Multiplicar y dividir el Reloj Base por un múltiplo racional más alto o más bajo.

Ligas Relacionadas:

LabVIEW 8.6 FPGA Module Help: Creating FPGA Derived Clocks (FPGA Module)

KnowledgeBase 3RCIP96K: How Do I Implement a Custom Single Cycle Timed Loop Rate in LabVIEW FPGA?

Xilinx Application Note: Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs

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