CLIP XML Generator (CXG) mapea variables no soportadas por LabVIEW

Software Primario:
Versión de Software Primario: 1.0
Versión de Software Primario Corregido: N/A
Software Secundario: N/A

Problema:
Tengo un codigo VHDL que quiero utilizar en la FPGA de un compactRIO a traves de un CLIP node. Ya he creado un wrapper XML utilizando la herramienta CLIP XML Generator (CXG) pero no consigo que el compactRIO lea todas las variables.


Solución:
A pesar de que la herramienta CLIP XML Generator (CXG) permite mapear en XML todo tipo de datos de los archivos VHDL, LabVIEW FPGA solo soporta los siguientes tipos de datos:

FPGA Module Data Type	VHDL Type
Boolean	std_logic
U8 and I8	std_logic_vector(7 downto 0)
U16 and I16	std_logic_vector(15 downto 0)
U32 and I32	std_logic_vector(31 downto 0)

Como se explica en la ayuda de LabVIEW FPGA , si en el código VHDL se tienen datos de tipos no compatibles, como por ejemplo std_logic_vector(4 downto 0), sera necesario convertirlos a un tipo de datos soportado por LabVIEW dentro del codigo VHDL.



Ligas Relacionadas:

Importing External IP into LabVIEW FPGA with the CLIP Node

XML Generation Reference Utility for LabVIEW FPGA CLIP Nodes

Archivos Adjuntos:

Día del Reporte: 09/03/2009
Última Actualización: 12/13/2011
Identificación del Documento: 5128T38W