어떻게 여러 single cycle timed loop를 동기화할 수 있습니까?
주요한 소프트웨어:
주요한 소프트웨어 버전: 1.0
문제가 해결된 소프트웨어 버전: N/A
부차적인 소프트웨어: N/A
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문제점: 어떻게 하면 같은 클럭으로 동작하는 두 개 이상의 single cycle timed loop를 생성하고 이를 병렬적으로 동작시킬 수 있습니까?
솔루션: 같은 클럭을 공유할 때 두 루프가 같은 클럭 에지에서 실행을 시작하도록 하려면 루프 내의 코드가 같은 소스 데이터 레지스터를 사용해야 합니다. 이는 데이터 입력 조건이 만족될 때 같은 클럭 에지에서 루프들이 실행하도록 Xilinx 컴파일러를 강제합니다. 아래는 같은 클럭을 사용하는 두 디지털 출력 펄스를 동기화하는 예제입니다.
관련 링크: LabVIEW 2011 FPGA Module: Timed Loop (Single-Cycle)
LabVIEW 2011 FPGA Module: Using Single-Cycle Timed Loops to Optimize FPGA VIs
DeveloperZone Tutorial: Programming Strategies for Multicore Processing: Data Parallelism
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리포트 날짜: 11/12/2010
마지막 업데이트: 01/20/2015
문서 번호: 5FBHGFL1