¿Es Posible Configurar una Línea Digital en una Tarjeta Serie R en Modo de Tercer Estado en FPGA?

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Software Secundario: LabVIEW Modules>>LabVIEW FPGA Module

Problema:

Me gustaría ser capaz de habilitar mis líneas DIO en una tarjeta de la serie R en modo de Tercer Estado y mantenerlas en un Ciclo Sencillo Temporizado. ¿Es posible?

Solución:

Las señales digitales en una tarjeta de la serie R son bidireccionales, lo cual significa que se pueden considerar como de tercer estado. Cuando usted agrega un FPGA I/O Method Node y establece como True el Set Output Enable, entonces las líneas serán configuradas como salida y cuando se establece como False (alta impedancia), las líneas serán configuradas como entradas. Usted debe establecer el FPGA I/O Method Node Set Output Enable como False para leer la línea como entrada, de lo contrario se leerá de vuelta el valor escrito. Ya que este método está soportado en un ciclo sencillo temporizado, será posible realizar el tercer estado en un solo ciclo. Sin embargo, en una implementación a bajo nivel, este método, Set output Enable y Set Output Data, toman un clico cada uno. Así que en realidad, existe un ducto que se implementará cuando se coloque en el ciclo. Por lo tanto, dependiendo del número de estaciones para el ducto, los datos actuales deberán estar apagados uno o más ciclos.

La siguiente figura es una muestra del desempeño para esta operación. Después de comparar el estado del indicador  "DIO0 In" con el indicador "Input State", el "DIO0 In" estuvo apagado por un ciclo de reloj.



Ligas Relacionadas:

KnowledgeBase 3Y79G91J: TTL and CMOS Compatibility of Digital I/O lines on the NI-78xxR series Boards (inglés)

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Día del Reporte: 10/24/2008
Última Actualización: 12/28/2011
Identificación del Documento: 4QNHGPL1