在LabVIEW FPGA中如何設定Single Cycle Timed Loop的執行速度？

主要軟體:
主要軟體版本: 8.2
主要軟體修正版本:
次要軟體: N/A

問題: 我知道在LabVIEW FPGA下可以使用Single Cycle Timed Loop讓程式碼的執行時間為FPGA clock的週期長度(25 ns或40 MHz)。我可以設定這個架構的執行速度為其他速率嗎？

解答:

為了讓Single Cycle Timed Loop (SCTL)可以在40Mhz以外的速度來執行，必須先創造一個符合你需求速度的FPGA derived clock。這個新的FPGA derived clock的速度可以介於2.5Mhz到210Mhz之間。要創造一個derived clock，只需在project explorer window下滑鼠右鍵點取40Mhz Onboard Clock然後選擇New FPGA Derived Clock。在接著出現的FPGA Derived Clock Properties視窗下，你可以調整clock Multiplier以及Divisor這兩個數值來產生你要的clock速度。要特別留意產生在Message field下的說明，它們會讓你知道你所設定的值是否正確。

為了讓SCTL使用這個新的derived clock來執行，滑鼠右鍵點取SCTL左側的timing block然後選擇Configure Input Node。在Configure Timed Loop對話視窗下，選擇Timing Source radio按鈕然後在Available Timing Source選項下點選你的derived clock，最後再點選OK。這樣你的SCTL將會以你創造的derived clock其頻率來執行。

注意: 由於FPGA timing的限制，有些程式碼無法在40Mhz以上的速度來編譯。如果你的程式碼無法在derived clock rate下執行編譯，這些錯誤會在compilation report summary中列出來。

相關連結:

附加檔案:





報告日期: 11/13/2005
最後更新: 12/05/2007
文件偏號: 3RCIP96K