在Spartan 3设备在80MHz时钟下编译会出现时钟违规问题



主要软件:
主要软件版本: 1.0
主要软件修正版本: N/A
次要软件: N/A
硬件: CompactRIO>>Analog Input Modules>>NI 9205 D-Sub, CompactRIO>>Analog Input Modules>>NI 9206, CompactDAQ>>Analog Input Modules>>NI 9205, CompactRIO>>Analog Output Modules>>NI 9263, CompactDAQ>>Analog Output Modules>>NI 9264, CompactRIO>>Analog Input Modules>>NI 9206, CompactRIO>>Analog Output Modules>>NI 9263, CompactDAQ>>Analog Input Modules>>NI 9205, CompactRIO>>Analog Input Modules>>NI 9205 D-Sub

问题: 当我在Spartan 3的设备(并使用一些模块,如9205,9206,9263,9264和9269)上在80MHz的顶层时钟下编译我的FPGA VI时出现一个时钟冲突的问题。我该如何修复这个时钟违规问题?

解答:

时钟违规的问题可能发生在特定的VI在读或者写这些模块并在Spartan 3的设备上以80MHz的顶层时钟编译时出现。为了防止出现时钟违规问题将Xilinx的编译器设置为时钟性能最优化。下面操作需要依赖于特定的LabVIEW版本。

LabVIEW 2010 和 2011
       1. 右键点击FPGA VI的Build Specification

       2. 找到Xilinx Options选项

       3. 取消勾选Use recommended settings选项;

       4. 在Design Strategy下方选择Timing Performance

LabVIEW 2009 或者更早版本

       1. 右击FPGA设备并选择属性

       2. 找到Xilinx Options选项;

       3. 取消勾选Use recommended settings选项;

       4. 在Design Strategy下方选择Timing Performance

LabVIEW 8.6

对于LabVIEW 8.6版本,这些设置可以在文件<labview>\Targets\NI\FPGA\RIO\FpgaFiles\Spartan3\vhdl907x.opt

中找到。需要在该文件中进行如下设置:

Set -opt_mode to SPEED

Set -opt_level to 2



相关链接: KnowledgeBase 42OGRRTQ: Single-Cycle Timed Loop FAQ for the LabVIEW FPGA Module
KnowledgeBase 37BERJM9: How Do I Change the FPGA Compiler to Optimize for Area or Speed?
Knowledgebase 5E0EPUJT: Getting INTERNAL_ERROR:Xst:cmain.c:3464:1.47.6.4 when compiling a 9205/9206 for a Spartan 3 target with an 80 MHz clock

附件:





报告日期: 09/30/2010
最近更新: 01/18/2013
文档编号: 5DTFD3JT