Xilinx Compilation Tool for Vivado 2015.4对导入VHDL的合成（Synthesis）不正确
主要软件: LabVIEW Modules>>LabVIEW FPGA Module
主要软件版本: 2016
主要软件修正版本: N/A
次要软件: N/A
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问题: 我将我自己的VHDL导入到LabVIEW 2016 FPGA中。在硬件验证测试中，我发现一条我写的条件语句没有被执行，然而在编译过程中并没有报错。为什么这条语句在最终的设计中没有被执行？
解答:
这个问题会出现在Xilinx Compilation Tool for Vivado 2015.4与LabVIEW 2016 FPGA模块上。在合成（Synthesis）过程中，Vivado 2015.4对像if not (variableX = variableY)的语句进行了错误的优化，进而可能导致错误的代码执行。
要解决这个问题，需要在VHDL代码中将类似的语句改为if variableX /= variableY then，请确保改正后的文件被加入到LabVIEW FPGA代码中并重新编译。
相关链接: LabVIEW 2016 FPGA Module Known Issues
附件:
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报告日期: 08/08/2016
最近更新: 10/27/2016
文档编号: 7C7AGP08