LV FPGA 的 Single-Cycle Timed Loop (SCTL) 有支援哪些功能？

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主要軟體版本: 8.2
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次要軟體: N/A

問題:
LabVIEW FPGA VI 的 Single-Cycle Timed Loop 可以使用哪些函式？有支援 I/O 嗎？

解答:
大部分出現在 FPGA 功能面板上的函式都可以在 Single-Cycle Timed Loop (SCTL)中使用。底下列出例外的功能。這些函式將不能在 SCTL 下使用:

• For Loop
• While Loop
• FPGA Math 和 Analysis VIs 除了 Linear Interpolation
• Look-Up Table 1D
• Saturation Arithmetic VIs
• Interrupt VI
• Loop Timer VI
• Quotient & Remainder function
• Rotate 1D Array function
• Timed Loop
• Wait VI
• Wait on Occurrence function
• 使用多個 Non-reentrant subVIs
• FPGA I/O Nodes for DIO lines for many DIO devices. 關於各裝置是否有支援在 SCTL 中使用 FPGA I/O 節點，可查閱 LabVIEW Help 中該裝置的說明。
• FPGA I/O Method Nodes and Property Nodes. 有些裝置支援在 SCTL 中使用 DIO 及一些函式、屬性的設定。關於裝置特定資訊可查閱 LabVIEW Help 。

Note: 當您在 SCTL 中使用 DIO FPGA I/O 節點時，儘管SCTL迴圈速度再高， 此資源依然會被裝置的最大取樣頻率所限制。例如，您搭配硬體 NI 9472 或 NI 9474 並將 SCTL 週期設為 25ns (1 tick at 40 MHz) 來執行，但這兩模組實際的硬體更新速度仍然只有100 us 和 1us。

您可以使用函式 Check Status 的輸出 Ready? 來判斷裝置是否已準備好要做輸出或輸入。

相關連結:
3UF9NAXJ: Code Generation Error 61056: Invalid Arbitration for Single-Cycle Timed Loop


附加檔案:





報告日期: 03/25/2004
最後更新: 02/01/2007
文件偏號: 37OC8BFL