쉬프트 레지스터를 이용할때 보다 피드백 노드를 사용한 FPGA VI가 왜 더 많은 사이즈를 차지 합니까?

주요한 소프트웨어:
주요한 소프트웨어 버전: 8.5
문제가 해결된 소프트웨어 버전:
부차적인 소프트웨어: LabVIEW Modules>>LabVIEW FPGA Module

문제점:

루프안의 배열을 다루기 위해서 루프 안에 피드백 노드를 포함하는 싱글 타임드 루프를 사용하는 FPGA VI를 생성했습니다. 나중에 프로그램에서 사용하기 위해서 루프의 바깥쪽에 배열을 얻도록 해놓았습니다. 쉬프트 레지스터 대신에 피드백 노드를 사용할때 FPGA VI가 25%더 FPGA 칩을 사용합니다. 왜 이같이 프로그램에 사이즈에 있어서 큰 차이점이 있습니까?

솔루션:

싱글 타임드 루프에 아무 출력 터널을 사용할때, 모든 터널들은 컴파일시 등록 되어집니다. 그결과, 레지스터의 숫자는 두배가 되고 사용된 FPGA의 더 큰 부분으로 부터 결과는 예상되어 집니다. 그림 1은 쉬프트 레지스터와 그것으로 부터 출력얻도록 사용되는 FPGA VI를 보여주고 아래에 그림 2는 같은 기능의 루프의 종료시 출력을 얻도록 피드백 노드를 사용한 FPGA VI를 보여줍니다.