怎么在 LabVIEW FPGA 中实现一个自定义频率的单周期定时循环

我知道在 LabVIEW FPGA 中我可以使用一个单周期定时循环(Single Cycle Timed Loop)来将代码的运行周期限制在一个单 FPGA 时钟周期中，(25 ns 或者 40 MHz)。 那么使用这个结构，我可不可以实现其它的循环频率呢？

如果想要让LabVIEW FPGA 的 SCTL (单周期定时循环 Single Cycle Timed Loop)以不同于默认的40Mhz的时钟频率运行， 首先，你需要为你想实现的频率创建一个新的 FPGA 时钟分频。 你可以把 FPGA 的时钟分频创建为 2.5Mhz 到 210Mhz 之间的频率。 创建分频时钟的方法是， 在当前项目的项目浏览器中右键点击 FPGA 目标下的40Mhz Onboard Clock 并选择New FPGA Derived Clock， 如图1所示。 在 FPGA 时钟分频属性窗口中， 可以调整时钟的 倍频 和 分频 来达到实际所需要的频率， 如图2所示。 此过程中请一定注意任何在信息提示栏处所显示的消息， 这些消息会告诉你所要求的频率是否是一个有效的频率设置值。

 
图 1

图 2

为了强行地让单循环定时循环(SCTL)使用新的分频时钟， 右键点击SCTL左侧的定时配置区， 然后选择 配置输入节点 如图3所示。 在配置定时循环对话框中， 选择选择时钟源 单选框并在可选时钟源下面点击刚才上一步中配置的分频时钟， 最后单击 确定。 如图4所示。 现在这个 SCTL 就会以刚才分频所得的时钟频率来运行了。

图 3

图 4

注意: 由于一些 FPGA 定时的了限制条件， 有些程序代码可能不能在高于 40Mhz 的时钟频率下进行编译。 编译报告摘要会显示一个错误告知该程序代码不能以目前这个分频来进行编译。

LabVIEW 8.2 Help: Creating FPGA Derived Clocks
LabVIEW 8.2 Help: Selecting a Top-Level Clock for an FPGA Target
LabVIEW 8.2 Help: Executing Code in a Single FPGA Target Clock Cycle