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同步化High Speed Digital Input/Output (HSDIO) 卡
同步化High Speed Digital Input/Output (HSDIO) 卡
硬體: Digital I/O (DIO)>>High-Speed Digital I/O
問題: 我該如何同步我的 HSDIO 卡與其他的裝置?
解答: NI 的高速數位IO 卡片可以與多個裝置做不同程度的同步,需視與何種裝置進行同步來決定。舉例來說,當要同步HSDIO與其他的SMC ( Synchronization and Memory Code) 模組化儀器,裝置之間可以同步到 500 ps 等級( 使用Tclk ),受PXI 10MHz 系統參考時脈所影響。但是,當要同步的裝置不使用SMC的架構時,這個時間可能是整個取樣週期的時間。理想的情況下,同步必須由裝置間分享 Sample Clock 與 Start Trigger 來達成。 然而,因為使用的裝置不同,這不是所有的裝置都是可行的。如下的文件中敘述了NI HSDIO 在同步化方面可以達到的部分以及如何在軟體上實做它。
NI-TClk
當要同步高速數位 IO 裝置與其它的 SMC 裝置時,TClk 提供了最高等級的同步化功能,這個技術使得所有的裝置接使用相位鎖定迴路 (Phase-Lock loop) 與 PXI 的 10MHz 的參考時脈做同步並且在PXI start trigger line 上分享同一個 start trigger。在軟體上,可以使用TClk 相關的 VI 來實做,可以達到所有的輸出與輸入通道誤差皆在 500 ps 以內。隨著LabVIEW附上的範例程式 Multi-Device Dynamic Acquisition (TClk) 展示了如何同步多張HSDIO 裝置。其部份的程式碼如下圖:
Shared Sample Clock
當無法使用 TClk 同步時,裝置可以藉由分享 Sample Clock 達到同步,使用這個設定,其中一個裝置為 Master 另一個裝置為 Slave ,HSDIO 可藉由下列兩種方式連接方式輸出其 Sample Clock :
1. ClkOut connector
2. DDC ClkOut connector
這些外部的接線可以被連結到 PFI trigger line 到其他的裝置當作 Sample Clock ,如下圖所示,可以由niHSDIO Export Signal VI 達到:
另一方面,HSDIO 中的 Slave 裝置需要外部 (來自其他裝置) 提供 Sample Clock 或是Timebase , 這一樣可以用數種方式達成:
1. 面板上ClkIN。
2. PXI_Star : PXI 背版上的 trigger
3. 面板上的 Strobe 輸入
這些設定可以經由 niHSDIO Configure Sample Clock VI 完成,如下圖
Share Reference Clock
分享Sample Clock 僅可使用在所有的裝置接使用同樣的速度擷取或是輸出,因此,當不同的裝置使用不同的速度時,比較好的方式可以藉由分享 10 MHz 的參考時脈 ( Reference Clock ),理想的狀態是,所有的裝置接使用10 MHz 的參考時脈。 但是並非所有的裝置接支援此設定,有時必須要將此時脈連結到該裝置。因此,HSDIO 的裝置可以以 Master (輸出參考時脈) 或是 Slave (輸入參考時脈) 的方式運作。 當裝置為 Master 時,timebase訊號可以由ClkOut 由前置面板輸出,當裝置為Slave 時,其 Reference Clock 由下列兩種輸入端獲得:
1. ClkIn - on the SMB jack connector
2. PCI_CLK10 - 來自於 PXI 的背版
注意,當您使用PCI介面的裝置,HSDIO 可以使用 RTSI7 當作參考時脈的訊號源,然而,這個選項在PXI 的系統上不能使用,在軟體上,這個設定可以經由 niHSDIO Configure Reference Clock ,如下圖所示:
Share Start Trigger:
最後一個同步化的選擇為分享 HSDIO 的 start trigger ,這個方使可以保證所有的 HSDIO 同步在一個取樣周期之間,即使裝置間並沒有分享取樣時脈訊號或是timebase ,HSDIO 可以由 RTSI 、PXI-Trig或是PXI_STAR trigger line 接收 digital start trigger。在軟體上,這個設定可以經由 niHSDIO Configure Trigger vi 。 此外,HSDIO 可以從RTSI或是PXI_TRIG trigger line輸出start trigger 訊號,因此,裝置間可以同時開始或是結束擷取或是輸出, Shared start trigger 可以由 niHSDIO configure start trigger VI,如下圖:
相關連結:
附加檔案: - config_sample_clk.GIF - tclk_sync.GIF - export_signal.GIF - config_reference_clock.GIF
- configure_trigger.GIF - config_ref_clock.GIF
報告日期: 02/13/2006
最後更新: 12/18/2007
文件偏號: 3UCA272W
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