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在使用6602进行缓冲测量操作的时候,Gate可以接受的最高输入信号频率是多少?



硬體: Counter/Timers (TIO)>>Devices>>PCI-6602

問題: 在使用PCI-6602或者PXI-6602进行缓冲测量操作的时候,最高的Gate输入频率是多少?有哪些限制因素?

解答: 有三个因素影响到gate最高输入频率:
  1. 硬件限制:在6601/6602产品手册(参考下面的链接)的B-2页写到:Gate脚输入信号要求的最小高、低电平持续时间均为5ns.
  2. 基准时钟源限制:gate信号的最小脉宽要大于源频率的倒数(1 / source frequency).例如,如果使用最高80MHz的时钟源,gate输入脉冲宽度要在12.5ns之上,这样才能保证记录计数值。
  3. PCI 总线限制: 在6601/6602的用户手册的B-2页中写到,“对于使用缓冲区进行测量时,输入counter的gate信号的最小信号周期也决定于系统中从660x传送数据到主机内存中的传送速率 ”。这个限制是针对各个系统而独立的。
    下面是使用PCI-6602的Gateway输入的一些数据指标,这些指标是在主机系统使用128MB-RAM、Atnlon 700和6602使用一个counter的情况下得到的。使用的counter数目也会影响数据指标。
    Finite Buffer
    • Buff Period - 7.25 MHz
    • Buff Pulse Width - 7.25 MHz
    • Buff Semi-Period - 3.35 MHz
    Continuous Buffer
    • Buff Period - 250 kHz
    • Buff Pulse Width - 250 kHz
    • Buff Semi-Period - 140 kHz

    参考下面的KnowledgeBase链接以获取更多的信息。

    相關連結: 6601/6602 User Manual
    KnowledgeBase 27RCTJEV: DMA Performance Improvements for TIO-based Devices

    附加檔案:





    報告日期: 08/01/2000
    最後更新: 07/27/2005
    文件偏號: 2007H8PQ