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在FPGA目標端Timed Loop的執行動作



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問題: 我的FPGA程式碼包含一個timed loop結構。我設定這個loop的Period (dt)為100 ticks,且其clock頻率為40MHz。然而,當我編譯並執行我的FPGA程式碼時,這個loop似乎是以40MHz的速度來執行,在現在的loop與下個loop的執行之間並沒有如我預期的等待100 ticks。為什麼會這樣呢?

解答: 在FPGA目標端timed loop結構只能以single cycle timed loop的形式來執行。唯一一個相關的參數是Timing Source。這個timing source的預設值為40MHz,但是也可以選擇成derived clock。其餘的參數例如period (dt),offset,timeout以及deadline這些設定值都會被編譯器給忽略掉。如果要完成一個較為複雜的迴圈結構,你應該使用一般的while loop結構,在迴圈裡面搭配sequence結構及timing VIs的使用來完成客製化的計時迴圈。

相關連結: KnowledgeBase 42OGRRTQ: Single-Cycle Timed Loop FAQ for the LabVIEW FPGA Module

附加檔案:





報告日期: 10/28/2006
最後更新: 12/09/2007
文件偏號: 42RBUICW