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¿Cuál base de tiempo debería de escoger para compilar my código de FPGA?
Software Primario:
Versión de Software Primario: 1.0
Versión de Software Primario Corregido: N/A
Software Secundario: N/A
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Problema:
LabVIEW FPGA tiene 5 opciones para configurar las bases de tiempo de ejecución: 40MHz, 80MHz, 120MHz, 160MHz, and 200MHz. ¿Cuál de estas anteriores debería de elegir, cuál es su importancia?
Solución:
Todo el código de LabVIEW FPGA se compilará por defecto con una base de tiempo de 40MHz. Solamente cierto código selecto se podrá compilar con bases de tiempo mayores. La mejor forma de comprobar si tu código puede compilarse con bases de tiempo mayores, es probarlo. A continuación, se muestra una recomendación para probar si tu código se podría compilar con bases de tiempo mayores:
Sugerencia: solamente compilar con una base de tiempo mayor si la velocidad es realmente importante en tu aplicación. La mayor parte de los programas pueden ejecutar sus tareas a 40MHz.
- Compilar tu código a 40MHz.
- Utilizar el reporte de compilación para determinar la máxima frecuencia del código. Por ejemplo, en la captura de pantalla a continuación la frecuencia máxima es de 88.802MHz.
- Elige la frecuencia mayor más cercana a la frecuencia máxima. Por ejemplo, si la frecuencia máxima es de 88.8MHz, entonces elige 120MHz y vuelve a compilar. Usualmente, los compiladores de Xilinx pueden optimizar a la frecuencia más alta. Solamente optimiza si es necesario.
- Luego de compilar, si se logró compilar correctamente, entonces ese será la máxima frecuencia. Si no logró compilar correctamente, intenta compilar de nuevo (hay cierta aleatoriedad en la formula que se utiliza para optimizar, pero esta no debe sobrepasarse de 5MHz), o intenta compilar con la próxima base de tiempos más baja. El código de seguro deberá compilar con una base de tiempos más baja (continuando con el ejemplo, si no compiló a 20MHz, ciertamente compilará a 80MHz).
Ligas Relacionadas:
Developer Zone Tutorial: Developing Digital Communication Interfaces with LabVIEW FPGA (Part 1)
Archivos Adjuntos:
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Día del Reporte: 11/17/2014
Última Actualización: 11/19/2014
Identificación del Documento: 335JOIFL