From Friday, April 19th (11:00 PM CDT) through Saturday, April 20th (2:00 PM CDT), 2024, ni.com will undergo system upgrades that may result in temporary service interruption.

We appreciate your patience as we improve our online experience.



Síntesis Incorrecta de un VHDL Importado por Xilinx Compilation Tool for Vivado 2015.4



Software Primario: LabVIEW Modules>>LabVIEW FPGA Module
Versión de Software Primario: 2016
Versión de Software Primario Corregido: N/A
Software Secundario: N/A

Problema:
Estoy importando mi propio código en VHDL a un diseño en LabVIEW FPGA 2016. Durante la etapa de validación de hardware, noto que una de mis declaraciones de caso ("case statements", en inglés) no está siendo implementada pero no hubo errores durante la compilación. ¿Por qué esta declaración no se implementa en el diseño final?

Solución:
Este problema es específico a Xilinx Compilation Tool for Vivado 2015.4 incluido con el módulo LabVIEW FPGA 2016. Durante la síntesis, Vivado 2015.4 puede optimizar incorrectamente declaraciones como if not (variableX = variableY) en cualquier código VHDL externo. Esto podría llevar a una implementación incorrecta en el hardware de la FPGA. 

Para corregir este problema, cambie esas declaraciones particulares en el código VHDL para que se lean if variableX /= variableY then. Asegúrese de que el código actualizado sea añadido a su código de LabVIEW FPGA y recompile.


Ligas Relacionadas:
Documentación: LabVIEW 2016 FPGA Module Known Issues (en inglés)



Archivos Adjuntos:





Día del Reporte: 02/03/2017
Última Actualización: 04/26/2017
Identificación del Documento: 7C7AGP08