Netlist를 가진 HDL 노드를 사용할때 Xilinx 에러가 발생하며 FPGA 컴파일이 실패합니다. 주요한 소프트웨어: LabVIEW Modules>>FPGA Module주요한 소프트웨어 버전: 8.0 문제가 해결된 소프트웨어 버전: 부차적인 소프트웨어: N/A
문제점: 초기설정으로 Xilinx ISE 를 사용하여 Netlist를 만드는 사용자에게 Add I/O Buffers 는 켜집니다. 이것은 Xilinx 컴파일에서 에러를 발생시킵니다. 일부 에러들은 항상 Clk40 또는 Clk40ThruBufg과 관련되어 있습니다. 솔루션: Netlist를 생성하기 전에 Add I/O Buffers 옵션을 끄십시오. 관련 링크: Xilinx Answer Record 첨부:
리포트 날짜: 08/18/2006 마지막 업데이트: 08/24/2006 문서 번호: 3XGFFILJ |
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