FPGA 컴파일시 왜 40.41MHz Clock을 요청합니까?

주요한 소프트웨어:
주요한 소프트웨어 버전: N/A
문제가 해결된 소프트웨어 버전: N/A
부차적인 소프트웨어: N/A

문제점:

FPGA에서 컴파일이 끝난 후 Final Timing을 확인하니 캡쳐한 화면처럼 40.41MHz의 클럭을 요청하고 있습니다. 왜 40.00MHz가 아닙니까?

솔루션:

컴파일에서 40.00MHz가 아닌 40.41MHz를 요청하는 이유는 제조사 측이 제공하는 오실레이터의 최대 지터가 존재하기 때문입니다. 각 FPGA 디바이스들의 지터는 Specification 문서에 기술되어 있습니다.

모든 클럭은 정확도 등급을 갖고 있습니다. 오실레이터가 아무리 좋아도 클럭 신호에 약간의 지터는 존재 합니다. 40MHz로 블록다이어그램의 모든것을 정확히 실행할 수 있도록 보장하기 위해서 엄격한 제한을 둡니다. 40MHz보다 조금더 빠른 클럭을 요청하여 지터를 발생시키고 예상할 수 없는 결과를 초래하기 보다는 40MHz를 요청하여 모든것이 예상대로 동작하도록 보장하는 것이 낫습니다. 이것은 만약 모든것이 40.41 MHz에서 모든 것이 컴파일 되고 제조사에서 정한 최대 지터가 발생 한다면, 모든 것이 예상대로 동작한다는 의미와 같습니다.

관련 링크: NI R Series Multifunction RIO Specifications (June 2009)

첨부:





리포트 날짜: 02/05/2010
마지막 업데이트: 01/11/2015
문서 번호: 564IL56C