解决方案
锁相环（PLL）是一种电路设计用于同步板载时钟与外部定时信号。 PLL电路将通过外部信号与压控晶体振荡器（VCXO）产生的时钟信号进行对比。然后，电路将调整振荡器的时钟信号以匹配参考信号的相位。因此，参考信号和新信号将会精确地同相。
下图1为
X系列手册内显示的示例。
图1. X系列时序源
以下框图显示了如何使用PLL来导出X系列DAQ设备中的时序信号。
图2显示M系列DAQ设备上使用的PLL框图。
图2. PLL框图
通过程序编写中对同步多块板的采样时钟是需要取决于所用的硬件类型。基于PCI产品（X系列中PCI DAQ板，PCI Digitizer等），所有同步都是通过RTSI时序共享信号并通过RTSI电缆连接的触发线进行的。在这种情况下，一块板将作为主板运行，并通过RTSI线将其内部时钟导出到从板。
对于PXI的产品，可以采用与PCI卡相同的方法，然而，一般PLL同步是通过板卡的时钟与PXI机箱10 MHz时钟进行同步。这机箱板卡时间也是通过PXI触发线访问。有关锁相环的特定于仪器的信息，请参考下方的链接。