R Series FPGA 보드에서 디지털 라인을 Tri-State로 설정할 수 있습니까?



주요한 소프트웨어:
주요한 소프트웨어 버전: 1.0
문제가 해결된 소프트웨어 버전: N/A
부차적인 소프트웨어: LabVIEW Modules>>LabVIEW FPGA Module

문제점: R Series보드에 있는 Digital IO를 SCTL을 사용하면서 Tri-state로 사용하고 싶습니다. 이것이 가능합니까?

솔루션: R Series 보드에 있는 DIO는 양방향을 모두 쓸수 있고, 이는 Tri-state DIO로 쓸 수 있다는 의미도 됩니다. 만약 FPGA I/O Method를 추가하고  Set Output EnableTrue로  바꾼다면 DIO는 출력으로 설정이 되고 그다음 값을 False (High Impedance) 로 주게 된다면 DIO는 입력으로 설정될 것입니다. 반드시 Set Output Enable FPGA I/O Method 노드 라인을 False로 놓아야 하는데 그렇지 않으면 써진 데이터를 다시 읽게 될 것입니다.

이 메소드 (Set Output Enable) 가 SCTL을 지원하면서 부터 1 사이클에서 Tri-state로 동작하는 것이 가능해 졌습니다. 그러나 설계단에서 DIO 라인의 Set Output Enable과 Set Output Data는 각각 1 사이클이 필요합니다. 그렇기 때문에 실제로는 내부적인 Pipeline이 SCTL안에 놓을 때 생기게 됩니다. Pipeline의 스테이지에 기반해서 실제 데이터는 1번 이상의 사이클을 쉬게 될 것입니다.

이 동작에 대해 샘플이 어떻게 동작하는지 벤치마크 한 자료는 다음과 같습니다. DIO0와 Input State 인디케이터를 비교해 본다면, DIO0 인디케티어가 1클럭 사이클 동안 꺼져 있는 것을 볼 수 있습니다.



관련 링크:
KnowledgeBase 3Y79G91J: TTL and CMOS Compatibility of Digital I/O lines on the NI-78xxR series Boards
Developer Zone Tutorial: Developing Digital Communication Interfaces with LabVIEW FPGA (Part 1)
Developer Zone Tutorial: Developing Digital Communication Interfaces with LabVIEW FPGA (Part 2)

첨부:





리포트 날짜: 10/24/2008
마지막 업데이트: 02/04/2015
문서 번호: 4QNHGPL1